一、单选题（共 20 道试题，共 100 分。）V

1. 常见的查错、验证的方法有（）。
A. 函数
B. 仿真、规则检查、形式验证
C. DRC及其设计验证
D. EMC验证
   满分：5 分
2. IP的重复使用分为三个层次，下面选项不属于这三个层次的是（）。
A. 软件宏单元
B. 固件宏单元
C. 硬件宏单元
D. 嵌入式IP
   满分：5 分
3. 嵌入式IP核指可编程IP模块，主要是（）。
A. CPU与DSP
B. 存储器与控制器
C. 通用接口电路
D. 通用功能模块
   满分：5 分
4. 在EDA设计过程中的仿真有几种，下面错误的是（）。
A. 行为仿真
B. 功能仿真
C. Matlab仿真
D. 时序仿真
   满分：5 分
5. SOC芯片设计的优势有（）。
A. 芯片的集成度
B. 芯片的工作速度、功耗特性、系统的可靠性
C. 硬件软件协同设计
D. 可用FPGA和CPLD
   满分：5 分
6. 按照应用方式或领域将可编程ASIC可分为三类，下面选项正确的是（）。
A. 可编程数字ASIC
B. 可编程模拟ASIC
C. 可编程混合ASIC
D. 半定制ASIC
   满分：5 分
7. 下面对构造体的三种描述方式叙述不正确的是（）。
A. 行为描述方式基于系统数学模型
B. RTL描述方式不可综合
C. 结构描述方式属于RTL描述方式
D. 结构描述方式是进行多层次设计的有力工具
   满分：5 分
8. VHDL程序的基本结构是（）。
A. 库、程序包
B. 实体说明
C. 构造体说明
D. 前面三项都包括
   满分：5 分
9. 寄存器RTL描述的限制，包括（）。
A. 在一个进程中存在两个时钟信号
B. 使用IF语句中的ELSE项
C. 关联性强的信号应放在一个进程中
D. 禁止在多个过程中存在多个时钟信号
   满分：5 分
10. 关于ASIC设计，下面选项不属于其三要素的是（）。
A. 设计者必须掌握一种硬件描述语言，来表达设计目的和设计要求
B. 设计者必须掌握一种高级程序设计语言，来加深对软硬件设计的理解
C. ASIC设计实现在实验室中进行时，设计者必须掌握FPGA器件结构；ASIC设计在集成电路制造工厂中实现时，设计者必须掌握代工厂的制造工艺，遵循其设计规则
D. 设计者必须掌握集成电路逻辑设计综合工具、波形仿真工具和集成电路版图设计工具
   满分：5 分
11. 系统级综合最后产生送到逻辑综合和寄存器转移级综合的设计，最后的设计常用（）来产生。
A. 行为级或数据模型
B. 寄存器转移级（RTL）语言
C. 结构化的描述
D. 仿真
   满分：5 分
12. 在VHDL语句中有两类延时用于行为描述，（ ）是最常用的。
A. 传输延时
B. 门延时
C. 固有延时
D. 网线延时
   满分：5 分
13. 布尔网络是（）。
A. 逻辑表达式
B. 可以构造多种功能
C. 一个结构和行为的混合表示，按层次来构造
D. 一种数据模型
   满分：5 分
14. 在边界扫描电路中，边界扫描逻辑是通过（ ）存取的。
A. 测试存取口TAP
B. 测试描述选择
C. 测试时钟
D. 测试数据输入TDI
   满分：5 分
15. 为了进行不同类型的数据变换，可以有三种方法，下面选项不正确的是（）。
A. 类型标记法
B. 函数转换法
C. 常数转换法
D. 信号
   满分：5 分
16. 在用VHDL进行硬件电路描述时，若按语句执行顺序对其进行分类，可以分为（）。
A. 并发描述语句和顺序描述语句
B. 顺序和串行描述语句
C. 顺序描述语句和并行描述语句
D. 并发和并行描述语句
   满分：5 分
17. 下面的语言不属于硬件描述语言的是（）。
A. VHDL与Verilog HDL
B. C#与JAVA
C. Superlog与C Level
D. ABEL HDL与System C
   满分：5 分
18. 当今可配置逻辑器件的功能单元有（）。
A. 基于熔丝/反熔丝技术的可编程元件
B. 开关
C. RAM查找表、基于多路开关的功能单元、固定功能的功能单元
D. 布线资源
   满分：5 分
19. 库的好处在于（）。
A. 使设计者可以共享已经编译过的设计结果
B. 模块设计
C. Top-Down设计
D. 功能设计
   满分：5 分
20. VHDL对象包含有专门数据类型，下面选项属于对象的是（）。
A. 文件
B. 结构
C. 类
D. 事件
   满分：5 分